固定小数点演算信号処理の極意シリーズ （その６） 加算で増えるbit幅

前回はverilogの記述方法について簡単に説明しました．今回は、加算したらbit幅が増えることについて説明します．

4bit+4bitの加算をしてみます．
   ３＋８ ＝ １１        0011＋ 1000 ＝ 1011
この例では4bit＋4bitは4bitに収まっていて、bit幅は増えません．
けれど、この例ではどうでしょうか？
  １２＋１３ ＝ ２５      1100 ＋ 1101 ＝ 11001
あら～答えが5bitになっちゃった．でもまぁ和が２５なんだったら5bitに増えるのはやむを得まい．一般的にどう対処したらいいんだろう？

↑これが今回解決したい問題点です．つまり、
     4bit＋1bitは何bitになるのか？  4bit＋2bit＋2bitは何bitになるのか？
こういうことを法則として理解できてないと、固定小数点演算回路を設計することはできません．答えが18bitになるはずなのに、16bitで設計しちゃったらオーバーフローして計算結果がバグバグになってしまいますからね．

いきなり難しい実例ですが、下記の加算回路の各部分のbit幅を求めてみましょう．
この回路は、左側から(1.7.6)の符号付き固定小数点信号が入力されます．(1.7.6)の意味は、１が符号、７が整数部bit数、６が小数部bit数の意味です．------こちらのページの下の方で説明しました-------    それに加算されるのは(1.7.7)が３つと(1.7.6)が１つという複雑な加算構造になってます．

では、A～Dまで順に追ってゆきます．

Ａ：  初段なので簡単です． (1.7.6) + (1.7.7)  ＝ (1.8.7) になります．
出力法則は ①小数部は大なる桁数で統一する  ②整数部は大なる桁が１桁増える  ③符号は両方が符号付きでも１桁のまま  ③符号は片方が符号付きなら１桁充てる  ③符号は両方とも符号なしなら０桁
つまりこの例では、
①小数部は片方が６bit、片方が７bitですから、出力は７bitです．
②整数部は両方とも７bitですから、出力は8bitになります．
③符号は1bitのまま．
すなわち (1.8.7)になります．出力Aを(1.8.7)という桁サイズに受けておけば、どんな数値が入力されても数値的にオーバーフローしなくて済むというわけです．

そしてverilog codeはこうなります．A1[13]とかA2[14]はなんだろ？と思うでしょうね．それは次回解説しますので、今回はverilog codeはこれ以上はお見せしません．
wire [13:0] A1;  // (1.7.6)
wire [14:0] A2;  // (1.7.7)
wire [15:0] A = {A1[13],A1[13],A1} + {A2[14],A2}; // (1.8.7)

Ｂ： ２段目以降は複雑化します．そもそも式を書くのがかったるい．なぜなら、④ＡとＢで登場する項を全部書かなくちゃいけないからです．すなわちこうなります．  (1.7.6) + (1.7.7) + (1.7.7) とこう書きます．この式をどうやって料理するか？ ⑤同じ桁数の項同士を最初に足します． ２つある(1.7.7)を足すと（1.8.7)になる法則はAで示しました．そのおかげで、(1.7.6) ＋ (1.8.7) と2項に簡素化できました．２項を足す法則はAで示しました．結果はBが(1.9.7)になります．

Ｃ： もっとめんどくさくなります．④ＡとＢとＣで登場する項を全て書きますと、 (1.7.6) + (1.7.7) + (1.7.7) + (1.7.7) になります．⑤末尾の同じ桁数の項同士を最初に足しますと、 (1.7.6) + (1.7.7) + (1.8.7) になります．さらに、⑤左側の２項を足しますと、(1.8.7) + (1.8.7) になります．最後にCが (1.9.7) を得ます．おもしろいことになりました．ＢもＣも(1.9.7)で同じです．これはＢは余裕があったからです．

Ｄ： 究極的にかったるいです．④ＡＢＣＤで登場する項を全て書きますと、 (1.7.6) + (1.7.7) + (1.7.7) + (1.7.7) + (1.7.6) になります．左右の(1.7.6)を片づけますと(1.8.6)ですから、(1.8.6) + (1.7.7) + (1.7.7) + (1.7.7) になります．末尾の(1.7.7)を片付けますと(1.8.7)ですから、(1.8.6) + (1.7.7) + (1.8.7)になります．(1.8.6)と(1.8.7)を片付けると(1.9.7)ですから、(1.9.7) + (1.7.7)になります．最後にDが(1.10.7)を得ます．

⑤の法則性はかっちりと書きにくいのですが、上手いこと考えて２項ずつ消してください．

このように、入力では(1.7.6)の14bitだったのが、出力では(1.10.7)の18bitに膨らんだという結果を得ました．逆に言うと、上図の構成でオーバーフローを生じさせない安全な回路を設計するには、出力18bitが必要ですよということです．

なお、ここでは加算回路を例にしましたけれど、減算回路でも同じです．マイナス符号の加算と思えば同じですから．

読者の中には、加算結果がどんどん増えて行くのを困ったなぁと考えている方もいらっしゃると思います．たとえば、この加算回路の出力をどうしても16bitのメモリに格納しなくちゃいけないときなどです．そういうときは、たとえ値がサチッてもいいから、16bitに丸めたいわけです．

丸めるやり方を次回で説明します．次回はverilog codeが出まくりです．

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