BlackFinを使ってみるなり(8) DACを繋ぐので苦労 BCKとLRCKまで

こんちわー、ソフトが苦手なひらりんでーす．

ソフトの才能があると思ったらソフト屋になったけど、そっち方面はからっきしダメなひらりんです．

わたしは元来アナログ屋なんです．初歩のラジオを読んでた頃から変わってない．

たとえばこの界隈ですね．電撃トランジスタ講座

トランジスタの等価回路とかしらねーでもトランジスタの心を理解すればなんとか設計できます．皆さんもトランジスタ回路を作っては壊して楽しみましょう．

だからといって「オレは回路屋だ」とATフィールドに閉じ籠ってるとなんにも業務が進まないし、業務が進まないんじゃつまらないので、CPUやロジック回路に首突っ込んだりしてるけど、ソフトやシステムが得意な奴らには全然敵いません．

2011年ごろ、8bit CPUを使ってみようかと、STM8Sをいじり倒したのがfc2のこちらでした．もう何年もメンテしてません．

2015年から、USBが便利そうなのでEZ-USBをいじり倒したのがこちらのポエム集．

2016年、verilog+FPGAのロジック回路でHDMIを作ってみたのはこれ．規格書を読んでも肝心のところは判らないので想像で補完してます．

2020年から、STM32＋USBでオーディオDACを作ってました．

この時のSTM32F205はCPUがCORETEX-M0だったかな？ USBとFIFOの間をDMAで取り持って384kHz32bit2chのdata転送するので精一杯って印象でした．フィルタは無理っぽかった．

2023年、「次はDSPを使ってみよう」と思っていたところ、DSPで信号処理せないかんような案件が舞い込んできたのでDSPをいじっています．注文書はもらってないので、自腹で試作してみて形になったら提案してみようかってぐらい．

お客様にご提案するには、アナログフロントエンド＋デジタル信号処理＋PCで表示 までやらないと見せれる形とは言えません．

方法論として、projectを立ち上げて、平坂がプロデューサーになって、３人のエンジニアに外注して、日本の製造リソースで試作してというやり方をするなら、先に1000万円の注文書を貰ってからじゃないと手出しできません．皆に給料払わなくちゃいけないから．

なので、全部自分でやります．

↓自宅の机で構想・回路図・アートワーク・半田付け・火入れ・ソフト・秋月電子・Aliexpress・JLCPCB みたいな作業で、キャッシュアウトは評価ボードとプリント基板も含めて３万円にすら達してません．事務所の家賃はゼロだし．アニメ観ながらだし．

こんな投資額なら、たとえ案件がおじゃんになっても痛くないし、DSPの勉強できたならそれでいいや．仮に案件がまとまったとしても、500万円くれとは言わないさ．さすがに10万円じゃ無理だけどね．

ポエム１

というわけで、まずはDSPにDACを繋ぎたいのだけれど、、、ADが提供するライブラリ関数の引数の意味がよくわからんのです．STMの方がsampleが親切だったなぁ．

シリアルポートは、SPORTというperiphralです．

ライブラリ関数の流れとしては、open→config→DMA→callback→Submit→Enableという流れです．

adi_sport_Open();

adi_sport_ConfigData();

adi_sport_ConfigClock();

adi_sport_ConfigFrameSync();

adi_sport_EnableDMAMode();

adi_sport_RegisterCallback();

adi_sport_SubmitBuffer(BufferTx,SIZE_OF_TX_BUFFER);

adi_sport_Enable(hDevice,true);

callback関数じゃなくてDMA終了フラグをpollするやり方もできるけど、over headはどうか知らないがわたしはcallbackが好きではあります．

３つのconfig関数の引数がなかなか理解が難しいってのが目下の悩みです．

ポエム２

わけあってBF706のSCLK0の周波数を実測したい．

それには、CGU(clock gen unit)のレジスタを変更する必要があります．CGUのCLKOUT Select Registerに３を書き込めばSCLK0が外部に出てくる．評価ボードのTP2がそれです．

デフォルトではTP2に外部Xtalの25MHzが出てくるんだけど、BF706内部でPLLでupして分周されてSCLK0になる仕組み．SCLK0を観測したい．BF706のcoreは400MHzなので、SCLK0はいくつなのだろう？

CGUもBF706のperipheralのうちの１つなのだから、adi_cgu_xxx()みたいなライブラリ関数が用意されているのだろうと探し回ったのだけど、そうゆう関数は存在しません．

cguの関数が無い代わりに、power managementの関数の中でclockをいじれるようになっていました．これには悩みましたぞ．具体的にadi_pwr.cとかその界隈です．

この関数にて、TP2にSCLK0が出てきます．main()の最初の方に書いとけばOK

　adi_pwr_SetClkOutSelectRegister(0,3);

そしたら、SCLK0＝100MHz実測でした．

BF706 data sheetによると、SCLK0＜100MHzとのSPECでした．

ポエム３

I2Sを動かすには、まずはBCKの生成から．BCK=bit clockの意味．

なんでSCLK0に拘っているのかというと、BF706のperipheralの源clkはSCLK0なんですって．

それで、SPORTが生成してくれるI2SのBCKはSCLK0(100MHz)を分周して作られます．内部clkを使う場合はですが．

I2Sを動かすにはまずBCKからということで、このライブラリ関数でBCKを生成します．

　adi_sport_ConfigClock(hDevice, N,true,false,false);

分周比は、Ｎ＋１です．

したがって、Ｎ＝０ならばBCK=100MHzが出てきます．（内部clkを使う場合は）

fs=96kHzで、32bit 2chですから、96x64=6.144MHzのBCKが欲しいです．

　100/6.144≒16

で16分周してみます．つまりN=15．

元が100MHzなので6.25MHzが出てきました．とりあえずOKとする．

続く３つの引数、true,false,falseの意味はこうゆうことらしい．

１つ目

true  : 内部clkを使う 

false : 外部clkを使う 

２つ目

データ出力エッジの選択

true  : falling edgeで変化 

false : rising edgeで変化 　←PCM510xではこちらがmustでした

３つ目

送受信データが無いときにBCKを停めるか否か

true  : 停める 

false : 停めない、BCK出しっぱなし

ポエム４

次はFrame sync、すなわちLRCKを出したいです．

この関数で設定します．

　adi_sport_ConfigFrameSync(hDevice, 31, true, true, false, false, false, false);

第２引数

Frame syncの周波数．32bit I2Sならば周波数はBCKの1/64になる．そのために３１を設定する．

第３引数

true:　Frame syncあり

false:　Frame syncなし

第４引数

true : Frame sync内部発生 

false : Frame sync外部入力 

第５引数

Frame syncがデータ独立か従属か．（意味がわかんない）

TX modeのみ有効で、RX modeでは無視されます．

true : data-independent frame sync. 

false : data-dependent frame sync. 

第６引数

たぶん、SPORTをTDM modeで動かすときのFrame syncの極性だと思う．

I2S modeでこの関数をcallするとエラーになると書かれている．マジか？

true : active high frame sync. 

false : active low frame sync. 

第７引数

Late frame syncとEarly frame syncの選択．（意味わかんない）

true : Use late frame sync. 

false : Use Early frame sync. 

第８引数

true : Framesync is edge sensitive. 

false : Framesync is level sensitive. 

「I2S modeでこの関数をcallするとエラーになる」と書かれていますが、関数のreturnはSUCCESSが返って来てます．また、この関数をcallしないとFrame syncが出て来ません．

ポエム５

データのconfigです．

　adi_sport_ConfigData(hDevice, ADI_SPORT_DTYPE_ZERO_FILL, 31u, false, false, false );

第２引数

ゼロ埋めとかを指定

第３引数

31だと32bitオーディオデータになるかんじ．

第４引数

true : LSB first (Little endian)

false : MSB first (Big endian) 

第５引数

DMA packingってなんだろう？

true : Enable DMA packing (from 16bit To 32bit) . 

false : Disable DMA packing

第６引数

 true : Enable Right Justified mode. 

 false : Disable Right Justified mode. 

ポエム６

今宵は、BCKとLRCKを出すところまでしか出来ませんでした．

project詰め合わせをこちらに置きます．

動作：

・内部SCLK0 100MHzを16分周してBCK 6.25MHzを出力　→SPT1_ACLK

・BCKを64分周して97.6kHzのLRCKを出力　→SPT1_AFS

・TP2にSCLK0 100MHzが出る

・Timer0割り込みでLED0が点滅

・I2S dataはまだ出ません、FIFO操作もしてない

今宵はここまでにしとうございます．

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かしこ