回路カルト XILINX ISEの論理合成でFSMが合成されちゃって死亡回避

初の「回路カルト」シリーズです．こんなの書いても誰得です．

前回の投稿で、I2S→SPI変換ロジックを作ると書きました．

XC9536というフリップフロップ(FF)がたったの36個しか入ってないCPLDで足りるように設計しました．必要なFF個数は１０個ぐらいです．

ところが、バグ修正とかしてたら突然、、、METしなくなってしまいました．

理由は容量オーバーです．必要なFFが４０個だとか突然増えてしまってXC9536には入りません．さっきまでFF１０個ほどでMETしてたんですよ．いったいなんだこりゃー？

結論を先に書くと、Finite State Macineで論理合成するように（自動的に）切り替わってしまったからでした．ぐぇぇ.... 余計なことを．

XILINX ISE 13.3を使っています．

verilog codeにはこんな感じの、32 state sequenserがあります．

reg [4:0] s;

always @(posedge bck or negedge xrst)

case(s)

　0:  begin s<=s+1; mosi_<= data_r; end

　1:  begin s<=s+1; mosi_<= data_r; end

　8:  begin s<=s+1; mosi_<= 0; ss_<=1; end

　10: begin s<=s+1; sel<=~sel; end

　11: begin s<=s+1; end

　31: begin s<=0; end

　default: s<=0;

endcase

このsequencerを論理合成したら、消費するFFは５個だけのはずですよね．ところが此処で32FFを消費するようになってしまったのがFSMのせいだったのです．

synthesis reportを読みますと、こんな表示があり、32stateを32bitのFFで表現している臭いがプンプン漂います．くそぉこのせいでFFが４０個超えたんだろ．

Found finite state machine <FSM_0> for signal <s>.

 State | Encoding

 00000 | 00000000000000000000000000000001

 00001 | 00000000000000000000000000000010

 　中略

 11110 | 01000000000000000000000000000000

 11111 | 10000000000000000000000000000000

32FFでFSMを論理合成するのは動作速度の面で有利とのコンパイラの判断なのでしょうが、clk制約は2MHzと遅いので、組み合わせ回路の複雑さにコンパイラが反応したと見るべきかと思います

ともあれこうゆうのは、コンパイラオプションで抑制できるはずです．

そのコンパイラオプションを探すのにてこずりましたが見つかりました．

合成に関わる事なのでsynthesize....で右クリックしProcess Propertiesへ

HDL options→FSM encoding Alghorithm→None

これでMETして動きましたとさ．やれやれ．

かしこ